Circuito Médio Em Movimento

Num circuito de filtragem digital para converter um sinal de dados de entrada (a) de uma frequência de amostragem f s para um sinal de saída de dados (OUT) de uma frequência de ultra-amostragem Nf s que é N vezes a frequência de amostragem f s. O circuito de filtragem digital compreende uma combinação de um circuito de cálculo (30), e primeiro e segundo circuitos de integração (40, 50). O primeiro circuito de integração (40) integra um sinal calculado (d) em sincronismo com a frequência de sobreamostragem Nf s para produzir um primeiro sinal de resultado de integração (b) e um primeiro sinal de atraso (e). O segundo circuito de integração (50) integra o primeiro sinal de atraso (e) em sincronismo com a frequência de ultra-amostragem Nf s para produzir um segundo sinal de resultado de integração (c) e um segundo sinal de atraso (f) como sinal de saída de dados (OUT). O circuito de cálculo (30) realiza um cálculo predeterminado no sinal de dados de entrada (a), o primeiro sinal de resultado de integração (b) e o segundo sinal de resultado de integração (c) em sincronismo com a frequência de amostragem fs para produzir o sinal calculado (D). O cálculo predeterminado é representado por uma equação da seguinte forma: d N 2. O que é reivindicado é: 1. Um circuito de filtragem digital para converter um sinal de dados de entrada de uma frequência de amostragem fs para um sinal de dados de saída de uma frequência de sobreaplicação Nf s que é N vezes a frequência de amostragem fs. Em que N representa um inteiro positivo predeterminado que não é inferior a dois, o referido circuito de filtragem digital compreendendo: um primeiro circuito de integração (40), fornecido com um sinal calculado, para integrar o sinal calculado em sincronismo com a frequência de ultra-amostragem Nf s para produzir um Primeiro sinal de resultado de integração e um primeiro sinal atrasado que é dado por atraso do primeiro sinal de resultado de integração por um atraso que é substancialmente igual a um recíproco da frequência de sobreamostragem Nf um segundo circuito de integração (50), conectado ao referido primeiro circuito de integração, para Integrando o primeiro sinal retardado em sincronismo com a frequência de sobreamostragem Nf s para produzir um segundo sinal de resultado de integração e um segundo sinal atrasado que é dado por atraso do segundo sinal de resultado de integração pelo atraso, o segundo circuito de integração produzindo o segundo sinal retardado como o Sinal de dados de saída e um circuito de cálculo (30), conectado ao primeiro e ao dito segundo Circuitos de integração e fornecidos com o sinal de dados de entrada, para realizar um cálculo predeterminado no sinal de dados de entrada, o primeiro sinal de resultado de integração e o segundo sinal de resultado de integração em sincronismo com a frequência de amostragem fs para produzir o sinal calculado, o cálculo predeterminado Sendo representado por uma equação da seguinte forma: d N 2. onde a representa o sinal de dados de entrada, b representa o primeiro sinal de resultado de integração, c representa o segundo sinal de resultado de integração e d representa o sinal calculado. 2. Um circuito de filtragem digital de acordo com a reivindicação 1, em que o referido circuito de cálculo (30) compreende: um primeiro circuito de subtração (31), fornecido com o sinal de dados de entrada e um sinal de realimentação, para subtrair o sinal de realimentação do sinal de dados de entrada Para produzir um primeiro sinal de resultado de subtração, um primeiro circuito de multiplicação (32), conectado ao referido primeiro circuito de subtração e provido com um primeiro coeficiente (1N), para multiplicar o primeiro sinal de resultado de subtração pelo primeiro coeficiente para produzir um primeiro sinal de produto um segundo O circuito de subtração (33), conectado ao referido primeiro circuito de multiplicação e fornecido com o primeiro sinal de resultado de integração (b), para subtrair o primeiro sinal de resultado de integração do primeiro sinal de produto para produzir um segundo sinal de resultado de subtração, um circuito de trinco (34), Ligado ao referido segundo circuito de subtração, para travar o segundo sinal de resultado de subtração na frequência de amostragem fs para produzir um sinal de bloqueio, uma segunda multiplicação Circuito (35), conectado ao referido circuito de trinco e provido com um segundo coeficiente (1N), para multiplicar o sinal de trancamento pelo segundo coeficiente para produzir um segundo sinal de produto como o sinal calculado, um terceiro circuito de multiplicação (36), conectado ao referido Primeiro circuito de integração e dotado de um terceiro coeficiente (12) para multiplicar o primeiro sinal de resultado de integração pelo terceiro coeficiente para produzir um terceiro sinal de produto, um primeiro circuito de adição (37), conectado ao referido terceiro circuito de multiplicação e ao referido segundo circuito de integração, Para adicionar o terceiro sinal de produto ao segundo sinal de resultado de integração para produzir um primeiro sinal de resultado de adição, um quarto circuito de multiplicação (38), conectado ao referido primeiro circuito de integração e provido com um quarto coeficiente (N2), para multiplicar o primeiro sinal de resultado de integração Pelo quarto coeficiente para produzir um quarto sinal de produto e um segundo circuito de adição (39), ligado ao referido quarto circuito de multiplicação e ao referido fi Primeiro circuito de adição, para adicionar o quarto sinal de produto ao primeiro sinal de resultado de adição para produzir um segundo sinal de resultado de adição como o sinal de feedback. 3. Um circuito de filtragem digital de acordo com a reivindicação 2, em que o inteiro positivo predeterminado N é igual a potência de 2, cada um dos referidos primeiros através dos referidos quartos circuitos de multiplicação sendo implementado por um registro de deslocamento. 4. Um circuito de filtragem digital de acordo com a reivindicação 1, em que o referido primeiro circuito de integração (40) compreende: um primeiro circuito de adição (41), conectado ao referido circuito de cálculo e fornecido com o primeiro sinal de atraso, para adicionar o sinal calculado ao Primeiro sinal de atraso para produzir um primeiro sinal de resultado de adição como o primeiro sinal de resultado de integração e um primeiro circuito de trava (42), conectado ao dito primeiro circuito de adição, para travar o primeiro sinal de resultado de integração na frequência de ultra-amostragem Nf s para produzir um primeiro travamento Sinal como o primeiro sinal retardado do referido segundo circuito de integração (50) compreendendo: um segundo circuito de adição (51), conectado ao referido primeiro circuito de integração e fornecido com o segundo sinal de atraso, para adicionar o primeiro sinal de atraso ao segundo sinal de atraso para produzir Um segundo sinal de resultado de adição como o segundo sinal de resultado de integração e um segundo circuito de trava (52), conectado ao dito segundo circuito de adição, para travar a segunda integrada Sinal de resultado na frequência de sobreamostragem Nf s para produzir um segundo sinal bloqueado como o segundo sinal retardado. 5. Um circuito de filtragem digital para converter um sinal de dados de entrada de uma frequência de amostragem f s para um sinal de dados de saída de uma frequência de sobreaquecimento Nf s que é N vezes a frequência de amostragem f s. Em que N representa um inteiro positivo predeterminado que não é inferior a dois, o referido circuito de filtragem digital compreendendo: um primeiro circuito de integração (40), fornecido com um sinal calculado, para integrar o sinal calculado em sincronismo com a frequência de ultra-amostragem Nf s para produzir um Sinal de primeiro resultado de integração, um segundo circuito de integração (50), conectado ao referido primeiro circuito de integração, para integrar o primeiro sinal de resultado de integração em sincronismo com a frequência de sobreamostragem Nf s para produzir um segundo sinal de resultado de integração e um sinal atrasado que é dado por atraso O segundo sinal de resultado de integração por um atraso que é substancialmente igual a um recíproco da frequência de sobreamostragem Nf s. O segundo circuito de integração que produz o sinal retardado como o sinal de dados de saída e um circuito de cálculo (30), ligado aos referidos primeiro e segundo circuitos de integração e fornecido com o sinal de dados de entrada, para executar um cálculo predeterminado no sinal de dados de entrada, O primeiro sinal de resultado de integração e o segundo sinal de resultado de integração em sincronismo com a frequência de amostragem fs para produzir o sinal calculado, sendo o cálculo predeterminado representado por uma equação da seguinte forma: d N 2. em que a representa o sinal de dados de entrada, b representa O primeiro sinal de resultado de integração, c representa o segundo sinal de resultado de integração, e d representa o sinal calculado. 6. Um circuito de filtragem digital de acordo com a reivindicação 5, em que o referido circuito de cálculo (30) compreende: um primeiro circuito de subtração (31), fornecido com o sinal de dados de entrada e um sinal de realimentação, para subtrair o sinal de realimentação do sinal de dados de entrada Para produzir um primeiro sinal de resultado de subtração, um primeiro circuito de multiplicação (32), conectado ao referido primeiro circuito de subtração e provido com um primeiro coeficiente (1N), para multiplicar o primeiro sinal de resultado de subtração pelo primeiro coeficiente para produzir um primeiro sinal de produto um segundo Circuito de subtração (33), conectado ao referido primeiro circuito de multiplicação e fornecido com o primeiro sinal de resultado de integração, para subtrair o primeiro sinal de resultado de integração do primeiro sinal de produto para produzir um segundo sinal de resultado de subtração, um circuito de trinco (34), conectado ao referido Segundo circuito de subtração, para travar o segundo sinal de resultado de subtração na frequência de amostragem fs para produzir um sinal bloqueado, um segundo circuito multiplicador (35), conectado ao referido circuito de trinco e provido com um segundo coeficiente (1N), para multiplicar o sinal trancado pelo segundo coeficiente para produzir um segundo sinal de produto como o sinal calculado, um terceiro circuito de multiplicação (36), conectado ao referido Primeiro circuito de integração e dotado de um terceiro coeficiente (12) para multiplicar o primeiro sinal de resultado de integração pelo terceiro coeficiente para produzir um terceiro sinal de produto, um primeiro circuito de adição (37), conectado ao referido terceiro circuito de multiplicação e ao referido segundo circuito de integração, Para adicionar o terceiro sinal de produto ao segundo sinal de resultado de integração para produzir um primeiro sinal de resultado de adição, um quarto circuito de multiplicação (38), conectado ao referido primeiro circuito de integração e provido com um quarto coeficiente (N2), para multiplicar o primeiro sinal de resultado de integração Pelo quarto coeficiente para produzir um quarto sinal de produto e um segundo circuito de adição (39), ligado ao referido quarto circuito de multiplicação e ao referido primeiro a Para adicionar o quarto sinal do produto ao primeiro sinal de resultado de adição para produzir um segundo sinal de resultado de adição como o sinal de feedback. 7. Um circuito de filtragem digital de acordo com a reivindicação 6, em que o inteiro positivo predeterminado N é igual a potência de 2, cada um dos referidos primeiro através dos referidos quartos circuitos de multiplicação sendo implementado por um registo de deslocamento. 8. Um circuito de filtragem digital de acordo com a reivindicação 5, em que o referido primeiro circuito de integração (40) compreende: um primeiro circuito de adição (41), conectado ao referido circuito de cálculo e fornecido com um primeiro sinal de bloqueio, para adicionar o sinal calculado ao Primeiro sinal de bloqueio para produzir um primeiro sinal de resultado de adição como o primeiro sinal de resultado de integração e um primeiro circuito de trava (42), conectado ao referido primeiro circuito de adição, para travar o primeiro sinal de resultado de integração na frequência de sobreaplicação Nf s para produzir o primeiro bloqueio Sinal do referido segundo circuito de integração (50) compreendendo: um segundo circuito de adição (51), conectado ao referido primeiro circuito de integração e fornecido com o sinal de atraso, para adicionar o primeiro sinal de resultado de integração ao sinal de atraso para produzir um segundo sinal de resultado de adição como O segundo sinal de resultado de integração e um segundo circuito de trava (52), conectado ao dito segundo circuito de adição, para travar o segundo sinal de resultado de integração no excesso Freqüência de amostragem Nf s para produzir um segundo sinal de bloqueio como sinal retardado. ANTECEDENTES DA INVENÇÃO Esta invenção refere-se a um circuito de filtragem digital e, mais particularmente, a um circuito de filtragem digital para interpolação para uso em um conversor digital-analógico (DAC) de tipo de sobreamostragem. Conforme bem conhecido na técnica, o conversor digital-analógico do tipo de sobreamostragem realiza uma operação de conversão digital-analógica (DA) em uma freqüência de amostragem maior que é dezenas ou centenas de vezes maior que uma amostragem normal Frequência ou a taxa de Nyquist. A maior freqüência de amostragem é chamada de freqüência de sobreamostragem. Ao usar a frequência de sobreamostragem, é possível distribuir o ruído de quantização para uma área de freqüência mais ampla e resultando em diminuir o ruído de quantização em uma faixa de freqüência desejada. Isso significa que é possível melhorar uma relação sinal-ruído (SN) por amostragem na frequência de sobreamostragem, embora o número de bit de quantização seja o mesmo na conversão DA. Por conseguinte, é possível reduzir o número de bits de quantificação utilizando a frequência de sobreamostragem em relação à mesma relação sinal / ruído. Além disso, na conversão DA, um sinal de imagem necessariamente gera fora de banda. Para remover o sinal da imagem, é necessário um filtro analógico. Esse filtro analógico é referido como um pós-filtro. Um conversor digital-analógico normal sem tipo de excesso de amostragem é chamado de conversor digital-analógico do tipo de amostragem Nyquist. É necessário que o conversor digital-analógico do tipo de amostragem Nyquist use um filtro pós-filtro de alta precisão que tenha uma característica de freqüência rápida para remover o sinal da imagem. Ao usar o conversor digital-analógico do tipo de sobreamostragem, o pós-filtro é implementado por um filtro de estrutura simples e é possível reduzir os circuitos analógicos. No entanto, o sinal de imagem está presente em cada frequência de amostragem de Nyquist se os dados da frequência de amostragem de Nyquist forem diretamente convertidos em um sinal analógico na frequência de sobreamostragem. Como resultado, é impossível reduzir uma característica do pós-filtro. No conversor digital-analógico do tipo de sobreamostragem, para reduzir a característica do pós-filtro, o sinal de imagem é removido por um filtro digital. O filtro digital é chamado de filtro de interpolação. O filtro de interpolação compreende primeiro a M-ésimo circuitos de filtragem digital, em que M representa um número inteiro positivo que não é inferior a dois. O circuito de filtragem digital do primeiro estágio tem função de um filtro passa-baixa para remover o sinal de imagem com alta freqüência. Para reduzir uma escala de um circuito digital, o circuito de filtragem digital do primeiro estágio é operável como uma primeira freqüência de amostragem que é maior que a freqüência de amostragem de Nyquist e é menor que a freqüência de sobreamostragem. O segundo através dos circuitos de filtragem digital da M-ésima etapa são operáveis ​​como segunda a M-ª freqüências de amostragem, respectivamente, que aumentam em ordem crescente. A M-ésima frequência de amostragem é igual à frequência de sobreamostragem. Na medida em que um sinal de imagem pode ocupar toda a gama de frequências, excepto para a banda de frequência desejada dependente de um sinal de entrada do mesmo, o circuito de filtragem digital da primeira fase deve atenuar o sinal de imagem na faixa de frequência acima mencionada. Cada um dos segundos circuitos de filtragem digital do M-ésimo estágio pode usar um filtro com uma característica em forma de pente porque um sinal de imagem na saída de filtro passa-baixa ocupa apenas toda a freqüência de amostragem de Nyquist em toda a faixa de freqüência da saída - banda. O circuito de filtragem digital do primeiro estágio deve usar um filtro passa-baixa avançado implementado por um processador de sinal digital (DSP). Isso ocorre porque é necessário atenuar todos os sinais colocados no out-of-band como mencionado anteriormente. No entanto, cada um dos segundos circuitos de filtragem digital do M-ésimo estágio pode usar um filtro que é de estrutura simples e que é chamado de filtro de média móvel. Isto é porque este filtro pode ser realizado pelo filtro com a característica em forma de pente como mencionado anteriormente. Na medida em que apenas um filtro médio móvel tem uma atenuação insuficiente para atenuar o sinal de imagem, uma pluralidade de filtros médios móveis são usados ​​para obter uma atenuação suficiente para o sinal da imagem. Em geral, o filtro de média móvel é implementado por um filtro de tipo de resposta de impulso finito (FIR). Na medida em que uma pluralidade de filtros de tipo FIR deve ser usado, resulta em aumentar uma escala do circuito. Para resolver este defeito, um circuito de interpolação linear é divulgado em um artigo que é contribuído por James C. Candy et al para IEEE TRANSACTIONS ON COMMUNICATIONS, VOL. COM-29, nº 6 (junho de 1981), páginas 815-830, e que tem um título de um codec de voz do Voiceband com filtro digital. O circuito de interpolação linear serve como um filtro de média móvel de dois estágios. O circuito de interpolação linear eleva uma frequência de amostragem de um sinal de dados de entrada para uma frequência de sobreaplicação que é N vezes a frequência de amostragem interpolando linearmente (N-1) elementos de dados de interpolação entre cada par de elementos de dados de entrada consecutivos (um elemento de dados de entrada de corrente IDc e um elemento de dados de entrada anterior IDp) aparecendo na saída do filtro passa-baixa, onde N representa um inteiro positivo predeterminado que não é inferior a dois. Os elementos de dados de interpolação (N-1) mudam linearmente entre o elemento de dados de entrada atual IDc e o elemento de dados de entrada anterior IDp como mencionado anteriormente. Como resultado, o circuito de interpolação linear produz um sinal de dados de saída consistindo em uma pluralidade de elementos de dados de saída, cada um dos quais com a variação V que é representada por: V (IDc-IDp) N. Além disso, o elemento de dados de entrada anterior IDp sempre é obtido pelos elementos de dados de saída. Da maneira que mais tarde será descrito, um circuito de filtragem digital convencional é vantajoso porque ocupa uma área grande em um chip de integração em grande escala (LSI). Além disso, é necessário reiniciar manualmente o circuito de filtragem digital em caso de mau funcionamento. SUMÁRIO DA INVENÇÃO É, portanto, um objeto desta invenção proporcionar um circuito de filtragem digital que é operável como um filtro de média móvel em três estágios. É outro objeto desta invenção proporcionar um circuito de filtragem digital do tipo descrito, que ocupa uma área pequena em um chip LSI. Ainda é outro objeto desta invenção fornecer um circuito de filtragem digital do tipo descrito, que é capaz de se reajustar automaticamente em mau funcionamento. Outros objetos desta invenção tornar-se-ão claros à medida que a descrição prosseguir. Ao descrever a essência desta invenção, é possível entender que um circuito de filtragem digital converte um sinal de dados de entrada de uma frequência de amostragem f s para um sinal de dados de saída de uma frequência de sobreaquecimento Nf s que é N vezes a frequência de amostragem f s. Onde N representa um inteiro positivo predeterminado que não é inferior a dois. De acordo com um aspecto desta invenção, o circuito de filtro digital acima compreendido compreende um primeiro circuito de integração, fornecido com um sinal calculado, para integrar o sinal calculado em sincronismo com a frequência de sobreamostragem Nf s para produzir um primeiro sinal de resultado de integração e um primeiro Sinal retardado que é dado retardando o primeiro sinal de resultado de integração por um atraso que é substancialmente igual a um recíproco da frequência de sobreamostragem Nf s. Conectado ao primeiro circuito de integração, um segundo circuito de integração integra o primeiro sinal atrasado em sincronismo com a frequência de sobreamostragem Nf s para produzir um segundo sinal de resultado de integração e um segundo sinal de atraso que é dado retardando o segundo sinal de resultado de integração pelo atraso. O segundo circuito de integração produz o segundo sinal atrasado como o sinal de dados de saída. Conectado ao primeiro e ao segundo circuitos de integração e fornecido com o sinal de dados de entrada, um circuito de cálculo executa um cálculo predeterminado no sinal de dados de entrada, o primeiro sinal de resultado de integração e o segundo sinal de resultado de integração em sincronismo com a frequência de amostragem fs Para produzir o sinal calculado. O cálculo predeterminado é representado por uma equação da seguinte maneira: d N 2, em que a representa o sinal de dados de entrada, b representa o primeiro sinal de resultado de integração, c representa o segundo sinal de resultado de integração e d representa o sinal calculado. De acordo com outro aspecto desta invenção, o circuito de filtro digital acima compreendido compreende um primeiro circuito de integração, fornecido com um sinal calculado, para integrar o sinal calculado em sincronismo com a frequência de sobreamostragem Nf s para produzir um primeiro sinal de resultado de integração. Conectado ao primeiro circuito de integração, um segundo circuito de integração integra o primeiro sinal de resultado de integração em sincronismo com a frequência de sobreamostragem Nf s para produzir um segundo sinal de resultado de integração e um sinal de atraso que é dado atrasando o segundo sinal de resultado de integração por um atraso que É substancialmente igual a um recíproco da frequência de sobreamostragem Nf s. O segundo circuito de integração produz o sinal atrasado como o sinal de dados de saída. Conectado ao primeiro e ao segundo circuitos de integração e fornecido com o sinal de dados de entrada, um circuito de cálculo executa um cálculo predeterminado no sinal de dados de entrada, o primeiro sinal de resultado de integração e o segundo sinal de resultado de integração em sincronismo com a frequência de amostragem fs Para produzir o sinal calculado. O cálculo predeterminado é representado por uma equação da seguinte maneira: d N 2, em que a representa o sinal de dados de entrada, b representa o primeiro sinal de resultado de integração, c representa o segundo sinal de resultado de integração e d representa o sinal calculado. BREVE DESCRIÇÃO DO DESENHO FIG. 1 é um diagrama de blocos de um circuito de filtração digital convencional ou de um circuito de filtro de tipo FIR; a FIG. 2 é um diagrama de blocos de outro circuito de filtragem digital convencional ou um circuito de interpolação linear. 3 é um diagrama de blocos de um outro outro circuito de filtragem digital convencional ou um circuito de interpolação linear com um filtro de tipo FIR FIG. 4 é um diagrama de blocos de um circuito de filtragem digital de acordo com uma primeira forma de realização desta invenção e a FIG. 5 é um diagrama de blocos de um circuito de filtragem digital de acordo com uma segunda forma de realização desta invenção. DESCRIÇÃO DAS REALIZAÇÕES DE REALIZAÇÃO PREFERIDAS Com referência à FIG. 1, um circuito de filtração digital convencional será descrito em primeiro lugar de modo a facilitar a compreensão da presente invenção. O circuito de filtragem digital ilustrado é um circuito de filtragem de tipo de resposta de impulso finito (FIR) que atua como um filtro médio móvel. O circuito de filtragem de tipo FIR 10 filtra um sinal de dados de entrada IN para um sinal de saída de dados OUT. O sinal de dados de entrada IN é um sinal que é amostrado a uma frequência de amostragem f s e que é fornecido a partir de um filtro passa-baixa avançado (não mostrado). O filtro passa-baixa avançado é implementado por um processador de sinal digital (DSP). O circuito de filtragem do tipo FIR 10 tem uma operação ou uma frequência de ultra-amostragem Nf s que é N vezes a frequência de amostragem f s. Onde N representa um inteiro positivo predeterminado que não é inferior a dois. O circuito de filtragem de tipo FIR 10 compreende um circuito de atraso 12 que tem primeiro através de N-th torneiras 12-1, 12-2, 12-3, 12-4. 12- (N-1) e 12-N. O sinal de dados de entrada IN é fornecido ao circuito de atraso 12. O circuito de atraso 12 compreende as primeiras unidades de atraso (N-1) 14-1, 14-2, 14-3, 14-4. 14- (N-2) e 14- (N-1). A primeira unidade de atraso 14-1 é colocada entre a primeira e a segunda torneiras 12-1 e 12-2. A segunda unidade de atraso 14-2 é colocada entre a segunda e a terceira torneiras 12-2 e 12-3. Em geral, uma (n-1) - ta unidade de atraso 14- (n-1) é colocada entre uma (n-1) - th e uma n-th torneiras 12- (n-1) e 12-n, onde N é variável entre dois e N, ambos inclusive. Cada uma das primeiras unidades de atraso (N-1) 14-1 a 14 (N-1) proporciona um atraso de unidade T que é substancialmente igual a um recíproco da frequência de operação Nf s. O sinal de entrada IN é entregue à primeira torneira 12-1 como um primeiro sinal de toque e sucessivamente atrasado pela primeira através das unidades de atraso (N-1) 14-1 a 14 (N-1) a serem produzidas como Segundo através de N-ésimo sinais de derivação que são enviados para a segunda através das N-th torneiras 12-2 para 12-N, respectivamente. Uma vez que o primeiro sinal de toque é idêntico ao sinal de dados de entrada IN sem atraso, ele pode ser chamado de sinal retardado Zeroth. Da mesma forma, o segundo através do N-ésimo sinal de toque pode ser referido como primeiro a (N-1) - os sinais atrasados, respectivamente. De qualquer modo, o circuito de atraso 11 produz o zeroth através dos (16) sinais retardados (N-1). O zeroth através dos sinais retardados (N-1) são fornecidos a um circuito de adição 16. O circuito de adição 16 acrescenta N termos do zeroth através dos sinais retardados (N-1) para produzir um sinal de resultado de adição indicativo De um resultado de adição dos termos N. O sinal de resultado de adição é fornecido a um circuito de multiplicação 18 que está provido com um coeficiente (1N). O circuito de multiplicação 18 multiplica o sinal de resultado de adição pelo coeficiente (1N) para produzir, como o sinal de dados de saída OUT, um sinal de produto indicativo de um produto do sinal de resultado de adição e do coeficiente (1N). Supõe-se que o sinal de dados de entrada IN compreende uma série de elementos de dados de entrada, tais como um primeiro elemento de dados de entrada IN (1) de um primeiro intervalo de tempo 1, um segundo elemento de dados de entrada IN (2) de um segundo intervalo de tempo 2. Um (N-1) - th elemento de dados de entrada IN (N-1) de um (N-1) - o espaço de tempo (N-1), um N-ésimo elemento de dados de entrada IN (N) de um N-th Intervalo de tempo N. Neste evento, o sinal de dados de saída OUT compreende uma série de elementos de dados de saída, como um N-ésimo elemento de dados de saída OUT (N) do N-ésimo intervalo de tempo N, que é dado por: EQU1 Ou seja, O N-ésimo elemento de dados de saída OUT (N) representa uma média móvel do primeiro através dos N-ésimo elementos de dados de entrada IN (0) para IN (N). Consequentemente, o circuito de filtragem do tipo FIR 10 actua como o filtro médio móvel. Quando o circuito de filtragem do tipo FIR 10 é utilizado como circuito de interpolação num conversor digital-analógico (ADC) de tipo de sobreamostragem, o circuito de filtragem do tipo FIR 10 não pode atenuar suficientemente um sinal de imagem incluído no sinal de dados de entrada IN. Por conseguinte, é necessário que o circuito de interpolação utilize uma pluralidade de circuitos de filtragem do tipo FIR. Isso resulta em aumento de uma escala do conversor digital para analógico, conforme mencionado no preâmbulo da especificação instantânea. Referindo-se à FIG. 2, será descrito outro circuito de filtragem digital para facilitar a compreensão da presente invenção. O circuito de filtragem digital ilustrado é um circuito de interpolação linear 20 que é revelado no documento acima mencionado. O circuito de interpolação linear 20 serve como um filtro médio móvel de dois estágios. O circuito de interpolação linear 20 filtra um sinal de dados de entrada IN para um sinal de saída de dados OUT. O sinal de dados de entrada IN é um sinal de dados que é amostrado a uma frequência de amostragem f s. O circuito de interpolação linear 20 é operável com a frequência de ultra-amostragem Nf s. O circuito de interpolação linear 20 compreende um circuito de subtração 21, um circuito de multiplicação 22, um primeiro circuito de fecho 23, um circuito de adição 24 e um segundo circuito de fecho 25. O sinal de dados de entrada IN é fornecido ao circuito de subtração 21. O circuito de subtração 21 é fornecido com um sinal de resultado de adição do circuito de adição 24. O circuito de subtração 21 subtrai o sinal de resultado de adição do sinal de entrada IN para produzir um sinal de resultado de subtração indicativo de um resultado de subtração. O sinal de resultado de subtração é fornecido ao circuito de multiplicação 22. O circuito de multiplicação 22 é fornecido com um coeficiente (1N). O circuito de multiplicação 22 multiplica o sinal de resultado de subtração pelo coeficiente (1N) para produzir um sinal de produto indicativo de um produto do sinal de resultado de subtração e do coeficiente (1N). O sinal do produto é fornecido ao primeiro circuito de fecho 23. O primeiro circuito de trinco 23 trava o sinal do produto na frequência de amostragem f s para produzir um primeiro sinal de bloqueio. O primeiro sinal de bloqueio é fornecido ao circuito de adição 24. O circuito de adição 24 é fornecido com um segundo sinal de trancamento do segundo circuito de trinco 25. O circuito de adição 24 adiciona o primeiro sinal de trancamento e o segundo sinal de bloqueio para produzir o sinal de resultado de adição Indicativo de um resultado de adição. O sinal de resultado de adição é fornecido ao segundo circuito de trinco 25. O segundo circuito de trinco 25 trava o sinal de resultado de adição na frequência de sobreamostragem Nf s para produzir o segundo sinal de bloqueio como sinal de saída de dados OUT. A atenção será dirigida para um n-ésimo elemento de dados de entrada X n do sinal de dados de entrada IN que é fornecido ao circuito de interpolação linear 20. Assumirá que o circuito de adição 24 produz o sinal de resultado de adição que é igual a um ( N-1) - o elemento de dados de entrada X n -1. Nesta temporização, o primeiro e o segundo circuitos de trinco 23 e 25 travam o sinal do produto e o sinal de resultado de adição, respectivamente. Neste caso, o primeiro circuito de fecho 23 produz o primeiro sinal de trancamento de (X n - X n -1) N. O segundo circuito de fecho 25 produz o segundo sinal de trancamento de X n -1. Além disso, o circuito de adição 24 produz o sinal de resultado de adição de n -1 (X n X n -1) N. Conforme descrito acima, o primeiro circuito de fecho 23 pode ser operado em sincronismo com a frequência de amostragem f s do sinal de dados de entrada IN enquanto o segundo circuito de fecho 25 é operável em sincronismo com a frequência de sobreaplicação Nf s. No próximo momento da frequência de sobreaplicação Nf s. O segundo circuito de fecho 25 produz o primeiro sinal de trancamento de n -1 (X n X n -1) N e o circuito de adição 24 produz o sinal de resultado de adição de n -1 2 (X n X n -1) N. Quando esta operação é repetida N vezes, é fornecido ao circuito de interpolação linear 20 o elemento de entrada X (n1) do primeiro ou um (n1) - th elemento de entrada X n 1 do sinal IN de dados de entrada. Neste caso, o circuito de adição 24 produz o sinal de resultado de adição De n -1 N (X n-X n -1) N, ou seja, de X n. Como resultado, o circuito de interpolação linear 20 produz o sinal de dados de saída OUT que interpola linearmente elementos de interpolação (N-1) entre o (n-1) - th e o n-ésimo elemento de dados de entrada X n -1 e X n. Ou seja, o circuito de interpolação linear 20 serve como o filtro médio móvel de dois estágios. A descrição procederá a um caso para projetar o conversor digital-analógico do tipo de sobreamostragem para sobreimprimir dados digitais amostrados de Nyquist de uma taxa de Nyquist de 50 kHz em uma freqüência de sobreamostragem que é sessenta e quatro vezes a taxa de Nyquist em um sinal superamplificado e Para converter o sinal superamplificado em um sinal analógico. Supõe-se que um sinal de uma faixa de freqüência desejada precisa de atenuação de modo a garantir uma atenuação de 50 dB. Para reduzir uma escala do conversor digital para analógico, o circuito de interpolação linear 20 ilustrado na FIG. 2 é usado como o circuito de filtragem digital do segundo estágio. Em primeiro lugar, ele decide quais os tempos da taxa de Nyquist, o circuito de filtragem digital do primeiro estágio (o filtro passa-baixa avançado) aumenta a taxa de amostragem para. The moving average filter has a frequency response which is given by: EQU2 where is equal to 2f, T is equal to 1Nf s . f s represents the sampling frequency of the input data signal IN for the moving average filter, N represents the tap number of the moving average filter, namely, a rate conversion ratio, M represents the stage number of the moving average filter. In the linear intepolating circuit 20 illustrated in FIG. 2, the stage number M is equal to two. Under the above condition, the linear interpolating circuit 20 has the oversampling frequency Nf s of sixty-four times 50 kHz. In addition, the image signal has the most lowest frequency f l which is equal to the sampling frequency f s minus 25 kHz. When the rate conversion ratio N is calculated so as to ensure attenuation of 50 dB for the image signal under this condition, the rate conversion rate N is equal to six or less. Inasmuch as the oversampling frequency Nf s is sixty-four times the Nyquist rate, the rate conversion ratio N of six cannot be selected. This is because sixty-four is irreducible by six. When the rate conversion ratio N of four is selected, the first stage digital filtering circuit must have an output frequency of 0.8 MHz. It is difficult for such a first stage digital filtering circuit to be implemented by the digital signal processor (DSP). In addition, it is difficult to realize the first stage digital filtering circuit on a large scale integration (LSI) chip. This is because the digital signal processor occupies a large area on the LSI chip. When the rate conversion ratio N of eight is selected, the first stage digital filtering circuit has the output frequency of 0.4 MHz. However, such a digital-to-analog converter cannot satisfy the attenuation of 50 dB for the image signal. To resolve the above-mentioned problem, another digital filtering circuit illustrated in FIG. 3 is proposed. The illustrated digital filtering circuit comprises the linear interpolating circuit 20 and an FIR type filtering circuit 10a which is connected to the linear interpolating circuit 20 in cascade fashion. The digital filtering circuit is therefore called a linear interpolating circuit with an FIR type filter. The FIR type filtering circuit 10a comprises the delay circuit 12, a calculating circuit 16a, and a third latch circuit 19. The delay circuit 12 is supplied with the second latched signal from the second latch circuit 25. The delay circuit 12 comprises the first through the (N-1)-th delay units 14-1 to 14-(N-1). The delay circuit 12 delays the second latched signal to produce the (N-1)-th delayed signal. The (N-1)-th delayed signal is supplied to the calculating circuit 16a. The calculating circuit 16a is supplied with the addition result signal from the adding circuit 24. The calculating circuit 16a is furthermore supplied with a third latched signal from the third latch circuit 19. The calculating circuit 16a calculates the addition result signal plus the third latched signal minus the (N-1)-th delayed signal to produce a calculated signal. The calculated signal is supplied to the third latch circuit 19. The third latch circuit 19 latches the calculated signal at the oversampling frequency Nf s to produce the third latched signal. That is, a combination of the calculating circuit 16a and the third latch circuit 19 serves as an accumulating circuit for accumulating the addition result signal and the (N-1)-th delayed signal to produce an accumulated signal as the calculated signal. The FIR type filtering circuit 10a produces the accumulated signal as an output data-signal OUT. The digital filtering circuit illustrated in FIG. 3 still occupies the large area on the LSI chip. In addition, it is necessary for the accumulating circuit to reset. Attention will be directed to a case where the second stage digital filtering circuit is implemented by a three-stage moving average filter. In this event, the rate conversion ratio N is not greater than sixteen under the above-mentioned condition and the first stage digital filtering circuit has therefore the output frequency of 0.2 MHz. Such a second stage digital filtering circuit can be realized on the LSI chip. When the image signal needs attenuating in large attenuation, it is easily possible for the digital-to-analog converter to realize on the LSI chip if the three-stage moving average filter is used as the second stage digital filtering circuit. This is because this makes the burden light for the first stage digital filtering circuit. Referring to FIG. 4, the description will proceed to a digital filtering circuit according to a first embodiment of this invention. The digital filtering circuit is an interpolation filter for converting an input data signal IN of the sampling frequency f s into an output data signal OUT of the oversampling frequency Nf s . The digital filtering circuit comprises a calculating circuit 30, a first integrating circuit 40, and a second integrating circuit 50. The calculating circuit 30 comprises a first subtracting circuit 31, a first multiplying circuit 32, a second subtracting circuit 33, a primary latch circuit 34, second and third multiplying circuits 35 and 36, a first primary adding circuit 37, a fourth multiplying circuit 38, and a second primary adding Circuit 39. The first integrating circuit 40 comprises a first subsidiary adding circuit 41 and a first subsidiary latch circuit 42. The second integrating circuit 50 comprises a second subsidiary adding circuit 51 and a second subsidiary latch circuit 52. In the calculating circuit 30, the input data signal IN or a is supplied to the first subtracting circuit 31. The first subtracting circuit 31 is supplied with a feedback signal which will later become clear. The first subtracting circuit 31 subtracts the feedback signal from the input data signal IN to produce a first subtraction result signal. The first subtraction result signal is supplied to the first multiplying circuit 32. The first multiplying circuit 32 is provided with a first coefficient (1N). The first multiplying circuit 32 multiplies the first subtraction result signal by the first coefficient (1N) to produce a first product signal indicative of a first product of the first subtraction result signal and the first coefficient (1N). The first product signal is supplied to the second subtracting circuit 33. The second subtracting circuit 33 is supplied with a first integration result signal b from the first integrating circuit 40. The second subtracting circuit 33 subtracts the first integration result signal b from the first product signal to produce a second subtraction result signal. The second subtraction result signal is supplied to the primary latch circuit 34. The primary latch circuit 34 latches the second subtraction result signal at the sampling frequency f s to produce a primary latched signal. The primary latched signal is supplied to the second multiplying circuit 35. The second multiplying circuit 35 is provided with a second coefficient (1N). The second multiplying circuit 35 multiplies the primary latched signal by the second coefficient (1N) to produce a second product signal indicative of a second product of the first latched signal and the second coefficient (1N). The second product signal is supplied to the first integrating circuit 40 as a calculated signal d of the calculator circuit 30. The first integration result signal b is also supplied to the third multiplying circuit 36. The third multiplying circuit 36 is provided with a third coefficient (12). The third multiplying circuit 36 multiplies the first integration result signal by the third coefficient (12) to produce a third product signal indicative of a third product of the first integration result signal and the third coefficient (1N). The third product signal is supplied to the first primary adding circuit 37. The first primary adding circuit 37 is supplied with a second integration result signal c from the second integrating circuit 50. The first primary adding circuit 37 adds the third product signal to the second integration result signal c to produce a first primary addition result signal. The first integration result signal b is furthermore supplied to the fourth multiplying circuit 38. The fourth multiplying circuit 38 is provided with a fourth coefficient (N2). The fourth multiplying circuit 38 multiplies the first integration result signal b by the fourth coefficient (N2) to produce a fourth product signal indicative of a fourth product of the first integration result signal and the fourth coefficient (N2). The fourth product signal is supplied to the second primary adding circuit 39. The second primary adding circuit 39 is supplied with the first primary addition result signal from the first primary adding circuit 37. The second primary adding circuit 39 adds the fourth product signal to the first primary addition result signal to produce a second primary addition result signal. The second primary addition result signal is fed back to the first subtracting circuit 31 as the feedback signal. In the first integrating circuit 40, the first subsidiary adding circuit 41 is supplied with the calculated signal d from the calculating circuit 30. The first subsidiary adding circuit 41 is supplied with a first subsidiary latched signal e from the first subsidiary latch circuit 42. The first subsidiary adding circuit 41 adds the calculated signal d to the first subsidiary latched signal to produce a first subsidiary addition result signal as the first integration result signal b. The first integration result signal b is supplied to the first subsidiary latch circuit 42. The first subsidiary latch circuit 42 latches the first integration result signal b at the oversampling frequency Nf s to produce the first subsidiary latched signal e. That is, the first subsidiary latched signal e is given by delaying the first integration result signal b by a delay T which is substantially equal to a reciprocal of the oversampling frequency Nf s . The first subsidiary latched signal e is supplied to the second integrating circuit 50. In the second integrating circuit 50, the second subsidiary adding circuit 51 is supplied with the first subsidiary latched signal e. The second subsidiary adding circuit 51 is supplied with a second subsidiary latched signal f from the second subsidiary latch circuit 52. The second subsidiary adding circuit 51 adds the first subsidiary latched signal e to the second subsidiary latched signal f to produce a second subsidiary addition result signal as the second integration result signal c. The second integration result signal c is supplied to the second subsidiary latch circuit 52. The second subsidiary latch circuit 57 latches the second integration result signal c at the oversampling frequency Nf s to produce the second subsidiary latched signal f. That is, the second subsidiary latched signal f is given by delaying the second integration result signal c by the delay T. The second subsidiary latched signal f is produced as the output data signal OUT. As well known in the art, a method of checking an impulse response of a digital filter is most effective in confirming a characteristic of the digital filter. Verification will be made as regards the digital filtering circuit illustrated in FIG. 4 is equal to the three-stage moving average filter on the basis of the impulse response in a case where the rate conversion ratio N is equal to four as similar to that of the prior art. At first, it is assumed that the digital filtering circuit illustrated in FIG. 4 has an initial condition which is initialized to zero and the digital filtering circuit is supplied with the input data signal a of zero. Under the circumstances, all of the first and the second integration result signals b and c, and the output data signal f have a value of zero. In this event, it is presumed that an impulse of a data rate of 1f s is supplied as the input data signal IN or a to the digital filtering circuit illustrated in FIG. 4. Table 1 represents operation of this case as follows: 0 0 54 84 14 45 44 1 0 64 134 14 54 84 2 0 74 194 14 64 134 3 0 84 264 14 74 194 4 0 2532 344 -3932 84 264 5 0 -1432 29732 -3932 2532 344 6 0 -5332 28332 -3932 -1432 29732 7 0 -9232 23032 -3932 -5332 28332 8 0 -6932 13832 2332 -9232 23032 9 0 -4632 6932 2332 -6932 13832 10 0 -2332 2332 2332 -4632 6932 11 0 0 0 2332 -2332 2332 12 0 0 0 0 0 0 13 0 0 0 0 0 0 14 0 0 0 0 0 0 15 0 0 0 0 0 0 16 0 0 0 0 0 0 17 0 0 0 0 0 0 18 0 0 0 0 0 0 Furthermore, in the above embodiment, the first through the fourth multiplying circuits 32, 35, 36, and 38 are provided with the first through the fourth coefficients which are equal to (14), (14), (12), and 2, respectively, and all of which are powers of 2. Accordingly, multiplication for the first through the fourth multiplying circuits 32, 35, 36, and 38 can be carried out by bit shift operation and each of the first through the fourth multiplying circuits 32, 35, 36, and 38 is therefore implemented by a shift register. As a result, the digital filtering circuit is realized by a small-scale circuit which includes four adding circuits 37, 39, 41, and 51, two subtracting circuits 31 and 33, and three latch circuits 33, 42, and 52. In addition, the conventional digital filtering circuit illustrated in FIG. 3 comprises the FIR type filtering circuit 10a including the delay circuit 12 which consists of the number of the delay units 14-1 to 14-(N-1) when the rate conversion ratio N increases. In comparison with this, the digital filtering circuit illustrated in FIG. 4 has a fixed circuit scale although the rate conversion ratio N increases. Turning to FIG. 5, a digital filtering circuit according to a second embodiment of this invention is similar to that illustrated in FIG. 4 except that the first integration result signal b is supplied to the second integrating circuit 50 in place of the first subsidiary latched signal e. While this invention has thus far been described in conjunction with a few preferred embodiments thereof, it will now readily be possible for one skilled in the art to develop various other embodiments of this invention. Moving averager rejects noisy outlier values Measurements made in a noisy environment can exhibit sporadic disturbances. This Design Idea describes a digital circuit that removes outlier spikes without compromising bandwidth. Smart moving a verage The moving average is a process that continuously computes the average over N samples of data flowing through a FIFO (First In First Out) buffer. Every new sample added to the buffer will remove the oldest sample used to compute the previous mean value. The smart moving-average is a variation on the theme a digital circuit ( Figure 1 ) where the idea is to collect the latest N measurements like a classical moving average, but new data will be added into the buffer ( Sx ) only if its value is within set limits of the actual average of the previous N samples. Figure 1 The smart moving-average circuit determines when to reject new data. The Finite State Machine (FSM) of Figure 1 manages this task. Every new data sample is compared against a maximum and minimum which depend on the current mean value. The new value is discarded when it is beyond the set limits. Keep the number of stored samples ( Sx ) to a power of two to minimize of the size of the adders and avoid a general-purpose divider. If we use 2 p samples, we can shift-right the data input by p bits performing a zero-cost division, and the adders size is reduced by the same p bits. In this example, we have four ( 2 2 ) samples and we right-shift the input data by 2 . The samples will be of size M-2 . where M is the bus size of input data. The computation circuit is formed by three full adders with carry features. The result is used by the FSM for checking the new input data. Figure 2 FSM state diagram At startup, since there is no mean value to be used as a comparison point, the first data are stored in the Sx buffers then the mean value is computed. The FSM steady state is AVERAGE, shown in Figure 2 . Here the FSM is waiting for new data input that will be checked against the mean value on the next state: CHECK DATA . This states implementation depends on what we are going to measure. In the case of temperature data, there is relatively slow variation we do not expect new data to be very dissimilar from previous, nor from the mean. For this specific case, the data comparison can be done in the following way: Only the most-significant bits of the mean and input (MSb) will be compared. If the values are within a defined difference range, the new data will be stored and the mean value updated. If the values have a greater difference, the new data will be discarded and the mean value kept. Figure 3 shows an example comparison table. The range of possible values for the new data input is divided into four rows only two MSb are used in the comparison (for some conditions the third bit is also checked). For example, when the new data MSb are 00, it is accepted if the mean value of the previous four samples has MSb 00 or 01. Otherwise, the data is discarded. Figure 3 Comparison scheme The number of elements used to compute the moving average can depend on the occurrence of incorrect data. In the case of sporadic events, this can be low (e. g. four) if the occurrence is high, then it will be necessary to increase the buffer size to eight or 16 elements. David Vincenzoni is RampD Design Manager at STMicroelectronics, responsible for the design and verification of new chips for Broadband Power Line Modems and for new families of devices for industrial applications. Real-Time After Hours Pre-Market News Flash Quote Summary Quote Interactive Charts Default Setting Please note that once you make your selection, it will apply to all future visits to NASDAQ. Se, a qualquer momento, você estiver interessado em reverter as nossas configurações padrão, selecione Configuração padrão acima. Se você tiver dúvidas ou encontrar quaisquer problemas na alteração das configurações padrão, envie um email para isfeedbacknasdaq. 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